0. 序
逻辑电路可分为“组合”与“时序”两大类。上节的介绍的“组合逻辑电路”，可高度概括为:无反馈、无记忆。自然，与其对应的“时序逻辑电路”便是：有反馈、有记忆。即时序逻辑电路的输出不仅取决于其当前的输入，还与过去的“状态”有关。
1. 时序电路的灵魂——“记忆”
设计电路，完成我们所需要的各种复杂功能，很多时候不可能进行一次操作就得到我们想要的结果。因此，期间要对很多中间结果进行“记忆”，这就需要一系列能够存储“状态”的电路模块。就像组合电路中的与或非门基本单元构成一样，这种具有存储记忆功能的模块是组成时序电路的基本单元。
存储元件的记忆功能决定了其必须具备两个最基本的特点：
- 具有两个相对稳定的输出状态，表示逻辑状态0和1，即“双稳态”
- 能够通过外加触发信号，设置或改变元件的状态，即“可更改”
满足这两个特点的最简单的存储电路结构之一，便是基本SR锁存器（Set-Reset Latch）
2. 基本记忆元件——锁存器（latch）
2.1 基本SR锁存器 电平触发1
首先介绍最简单的存储单元电路——基本SR锁存器的物理结构、四种输入下的工作原理，然后列出其逻辑功能的两种描述方法：
- 状态转移真值表及特征方程
- 状态转移图和激励表
锁存器一个非常重要的特性是输出值只在输入值发生改变时，才会跟着变化。新的输出值的延迟仅受门电路传输延迟时间的影响。这是锁存器的“透明性”，所以有时称锁存器为透明锁存器（Transparent latches）.
缺陷：S和R端同时有效时，输出的新状态不能确定，因此实际应用需要满足一定的约定条件。
2.2 同步SR锁存器 电平触发
而在实际应用中，常常需要使各基本SR锁存器的逻辑状态在同一时刻更新（多个锁存器需要同时动作），为此在SR锁存器基础上引入一个同步信号CLK来控制电路，这个同步信号也称为使能信号、时钟脉冲，简称时钟。这种引入受时钟控制的锁存器便称为同步SR锁存器。
通过物理结构和工作原理的介绍，得知：
- 同步SR锁存器仅当CLK信号有效时，功能与基本SR锁存器相同（透明性：输出信号随时随输入信号状态的改变而跳转）
- 当CLK信号无效时，该锁存器状态一直保持不变
在使用过程中，有时候还需要在CLK的有效电平到达之前预先将锁存器置成指定的状态。为此，在电路上往往还加入异步置1/置0端。
然后常规介绍其逻辑功能的两种描述方法。
缺陷：S和R端同时有效时，输出的新状态不能确定，因此实际应用需要满足一定的约定条件。
2.3 D锁存器 电平触发
同步SR锁存器的输入有两个端，但在一些系统中，数据只有一路信号，因而只需要一个数据输入端。最简单的解决办法就是将同步SR锁存器的S端作为数据输入端，然后用一个非门将S端信号反向后作为R端的输入信号。这种结构的电路就叫做D锁存器。D锁存器也有透明性。
注：D锁存器不存在约束条件。
由同步锁存器的动作特点，可以想到，如果在CLK有效期间，输入信号的状态多次发生变化，那么锁存器的输出状态也将发生多次翻转，这种现象称为空翻。即“CLK有效电平持续期间”的透明性降低了触发器的抗干扰能力。
所以，为了提高锁存器工作的可靠性，增强抗干扰能力，改善空翻问题，希望器件在每个CLK周期内输出端的状态只能改变一次，由此便有了触发器。
3. 同步的双稳态器件——触发器（Flip-Flop）
先解决一个问题，
问：锁存器和触发器有什么区别？
答：它们从一个状态变为另一个状态的方式不同。触发器在特定时段内对输入进行采样，并只在时钟信号所确定的时刻改变其输出；锁存器则不断监测其所有的输入，在任何时刻输出都可能发生变化。触发器利用了锁存器的存储原理，但是加上了触发功能，可以控制保存的时间。简单总结为：
- 锁存器对时钟脉冲电平（有效电平期间）敏感，为电平触发方式，在有效电平期间都工作
- 触发器对时钟脉冲边沿（上升沿下降沿）敏感，为脉冲和边沿触发方式，在边沿来临时变化状态
在锁存器的基础上，设计出主从触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等。
3.1 主从SR触发器 脉冲触发
主从S-R触发器由两个同步SR锁存器级联（Cascade）而成。通过主从锁存器与时钟脉冲加上非门的级联，使得主触发器在脉冲有效期间采集S和R端的状态，在脉冲边沿到达之后，主触发器保存最后边沿瞬间的状态，然后将此状态传递给从触发器。
所以主从SR触发器每个CLK周期内输出端的状态只能改变一次。
缺陷：
- 主触发器本身是一个电平触发的S-R锁存器，所以主触发器依然有在时钟脉冲有效电平持续期间的“一次翻转2”问题 ；
- S和R端同时有效时，主触发器输出的新状态不能确定，而且输入信号仍需遵守一定的约束条件。
3.2 主从JK触发器 脉冲触发
为了主从S-R触发器即便出现S、R同时有效情况，依然能确定触发器的次态。即解决主从S-R触发器第二个缺陷，需要进一步改进触发器的电路结构。
将主从S-R触发器两个输出端“交叉”接回到输入端形成反馈，称之为：主从JK触发器。
形成反馈回路的主从JK触发器在S和R端同时有效时，输出信号是上个输出信号的反相，而不是主从S-R触发器的未确定状态。
缺陷：由主从S-R触发器改进不彻底带来的主触发器“一次翻转”问题 。
主从结构的SR与JK触发器的 主触发器 依然避免不了由锁存器原理天生的透明性带来的“一次翻转”问题。
为了进一步提高触发器的可靠性，增强抗干扰能力，彻底解决第一个缺陷——“一次翻转”问题（使得触发器的输出状态与CLK边沿之前和之后的输入状态的变化无关），设计出了各种边沿触发的触发器电路。
3.3 主从边沿D触发器 边沿触发
由两个D锁存器级联（Cascade）而成，为CMOS集成电路的主从结构的触发器。
由于来自D锁存器改进，因此其天生没有约束条件的缺陷；而且由于边沿D触发器其输出和输入的直接对应关系，所以除了在边沿升降的建立时间内发生的输入变化将导致输出状态不可预知以外，没有“一次翻转”问题。
为了实现异步置位和复位功能，又引入了SD和RD置位端和复位端。
3.4 维持阻塞D触发器 边沿触发
采用六个与非门组成，可以做到更快更小，为TTL型电路的维持阻塞结构的触发器。同样没有“一次翻转”问题。
3.5 延迟边沿JK触发器 边沿触发
即 利用门电路传输延迟时间的边沿触发器就是边沿JK触发器。通过门电路的传输延迟时间，解决了“一次翻转”问题。
4. 总结与分类
触发器的电路结构与逻辑功能之间不存在固定的对应关系；电路的触发方式由电路结构形式决定，所以电路结构与触发方式之间有固定的对应关系。
凡是采用同步SR结构的触发器，一定是电平触发方式；凡是采用主从SR结构的触发器，一定是脉冲触发方式；凡是采用两个电平触发D触发器结构、维持阻塞结构或利用门电路延迟时间结构的触发器，一定是边沿触发方式。
1.电平触发 触发信号为有效电平（高或低）时，输入信号进入触发器电路，置触发器为相应状态。触发信号变为无效电平后，输入信号被封锁，触发器状态保持。 状态随有效信号全过程改变。
2.脉冲触发 常用主从结构实现，即主、从触发器串联，触发信号反相。以正脉冲触发为例，当触发信号为高时，输入信号进入主触发器，置主触发器状态；触发器变低后，输入信号被封锁，主触发器状态保持，同时，从触发器的状态根据主触发器状态确定。 信号只可能改变一次。
3.边沿触发 指的是接收时钟脉冲CP 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=l 及CP=0 期间以及CP非约定跳变到来时，触发器不接收数据的触发器。仅与该时刻的状态有关。
不管锁存器与触发器的触发方式如何，有无各种缺陷，只要触发器的逻辑功能（特性表）相同，就将之归为一类。通常将时钟控制的触发器分为 SR触发器、JK触发器、D触发器、T触发器等几种类型。
从JK、SR、T三种触发器比较，可以看出JK触发器逻辑功能最强，包含了SR、T触发器的所有逻辑功能，因此使用SR和T触发器的场合可以完全用JK触发器替代。所以，目前生产的触发器定型产品中只有JK触发器和D触发器两大类。
扩展：
5. 导图
暂略.
参考资料
1.《数字电子技术基础》第五版，阎石主编，高等教育出版社
2.《数字逻辑设计及应用》姜书艳主编，电子科技大学出版社
3.《数字逻辑设计 学习指导与题解》曾洁、李会勇编著，电子科技大学出版社